发信人: ppsm (弱侠), 信区: METech
标  题: Re: 苦恼啊！请问综合前仿真没问题，综合后仿真就通不过的可能原因是什么？
发信站: BBS 水木清华站 (Mon Sep  8 20:54:17 2003), 转信
  
check_design出来的warnning还是要仔细看一下的
确保所有的warnning不会带来综合前后电路的不一致或RTL里
没有描述错误的地方
  
【 在 mizhael (男儿当自强) 的大作中提到: 】
: 一个设计，在综合前仿真毫无问题。
: 综合中除了有些warning, 也没有错误。
: 综合后再进行modelsim 仿真,
: 发现所有输出波形都为XXXXXXXXX, 即不定态。
: 察看中间节点，发现所有内部信号的名字都给改成怪怪的了，并且所有内部节点
: 不是0，就是1， 还有X,  
: 且所有节点的值在整个仿真期间保持不变。0的永远是0， 1的永远是1，X的永远是X...
: 请教各位大侠这种情况发生的可能原因是什么？
: 我感觉出现如此整齐的错误是否是因为我的SYNOPSYS DC的哪个开关没有设置对？
: 附上脚本如下，请大侠指正！
: $SYNOPSYS/sparcOS5/syn/bin/dc_shell-t <<!
: ...................
  
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